3 Siemens Global Mobility Jobs

IC-Layout-Entwicklung für Mixed-Signal-Komponenten, physikalische Verifikation (DRC, LVS) und Parasitic Management. Mindestens 5 Jahre Erfahrung in CMOS/FinFET und EDA-Tools (Cadence, Calibre) erforderlich. Möglichkeit zur technischen Führung und Weiterentwicklung.

Entwicklung und Unterstützung von Simulationsmethoden für Chip-Package-Board (CPB) Co-Design. Mindestens 4 Jahre Erfahrung in Halbleiterpaketentwicklung oder Simulation. Fließende Englischkenntnisse.

Simulation von Halbleiterbauelementen, Schaltungen und Intermediate Bus Converters. Erforderlich: Erfahrung mit Halbleitersimulationstools (z.B. Cadence, Synopsys, Siemens EDA, ANSYS). Vorteil: Arbeiten in einem globalen Technologieführer.